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2021.07.27 SiCパワーデバイス

SiC MOSFET : ゲート-ソース電圧のサージ抑制方法 ーまとめー

SiC MOSFET:ゲート-ソース電圧のサージ抑制方法

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今回で、「SiC MOSFET:ゲート-ソース電圧のサージ抑制方法」は最後になります。ここまで、ゲートーソース電圧に発生するサージ、サージ抑制回路、正電圧サージ対策、負電圧サージ対策、サージ抑制回路の基板レイアウトに関する注意点について説明してきました。

ブリッジ構成によるSiC MOSFETのゲート信号は、MOSFET同士が相互に関連しながら動作し、ゲート-ソース間電圧に予期しない電圧サージを発生させています。その抑制方法は抑制回路の付加に加えて、基板のパターンレイアウトも重要になります。この章で示した抑制手法を、状況に合わせた最適な対策をとるための参考にしていただければと思います。

最後にまとめとして、各記事へのリンクとキーポイントをまとめました。

ゲートーソース電圧に発生するサージとは

キーポイント

・電源や電力ラインのスイッチングアプリケーションとして近年採用が加速しているSiC MOSFETは、自身のパッケージや周辺回路配線のインダクタンスの影響を無視できないほどの高速動作をする。

・そのため、特にゲート-ソース間電圧には予期しないサージが発生することがあり対策が必要。

サージ抑制回路

キーポイント

・ゲート-ソース電圧(VGS)の正サージはスイッチング側および非スイッチング側の両方に発生するが、特に問題となるのはLSターンオン時の非スイッチング側(HS)の正サージ。

・他のサージも含めて基本的にサージ抑制対策は必要なので、サージ抑制回路を付加する必要がある。

正電圧サージ対策

キーポイント

・ゲート-ソース間電圧の正電圧サージ対策によって、LSオン時のHS誤オンを防止する。

・方法は各回路に示した対策回路の付加による。

・ミラークランプによる抑制はゲート駆動ICにその制御機能がない場合は困難。

・ミラークランプの代替策として、誤オン抑制コンデンサを追加する方法での対処が可能。

負電圧サージ対策

キーポイント

・ゲート-ソース間電圧の負電圧サージ対策によって、LSオン時のHS誤オンを防止する。

・方法は各回路に示した対策回路の付加による。

・ミラークランプによる抑制はゲート駆動ICにその制御機能がない場合は困難。

・ミラークランプの代替策として、正サージとの兼ね合いでクランプ用ショットキーバリアダイオードと誤オン抑制コンデンサの併用で最適化を図る。

サージ抑制回路の基板レイアウトに関する注意点

キーポイント

・サージ抑制回路の基板レイアウトは、大電流が高速でスイッチすることを配慮する。

・寄生の容量、インダクタンス、抵抗を最小限にする。

・リターン線のループは最小限にしてEMIに対処する。

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