SiCパワーデバイス|応用編

基板配線レイアウトに関する注意事項

2022.02.22

この記事のポイント

・ドライバソース端子を持つTO-247-4Lパッケージと、ドライバソース端子を持たないTO-247Nパッケージ品とは、ピンアサインが異なるため、パターンレイアウトに注意が必要。

・TO-247-4Lはゲートドライバとの結線においてピンアサインの関係で、必ず配線が交差し、同一面にレイアウトすることはできないので、OUT信号とGND2信号で形成されるループが2つできてしまい、ループ面積およびその比によってサージが発生する。

・対策としては、ループ面積を極力小さくして、ループ(1)とループ(2)の面積を等しくする。また、基本的なサージ抑制回路、さらにスナバ回路の追加も検討する必要がある。

今回は、ドライバソース端子を持つTO-247-4Lパッケージ品の、基板配線レイアウトに関する注意事項についてです。TO-247-4Lは従来パッケージとはピンアサインが異なるため、配線レイアウトに注意が必要になります。

ドライバソース端子を持つTO-247-4Lの基板配線レイアウトに関する注意事項

ドライバソース端子を備えたパッケージ」で示したように、ドライバソース端子を持つTO-247-4Lのピンアサインは、従来のTO-247Nとは異なっています。あらためて、従来のTO-247N、ドライバソース端子を持つTO-247-4LおよびTO-263-7Lのピンアサインを示します。

TO-247N、TO-247-4L、TO-263-7Lパッケージのピンアサインの比較

TO-247-4LのGate端子は標印面に向かって一番右側にありますが、従来のTO-247Nは一番左側にGate端子があります。MOSFETは通常ドライバICによって駆動されますが、ほとんどのドライバICは従来のパッケージであるTO-247Nに適したピンアサインとなっています。以下に、ROHM製ドライバIC:BM61S40RFV-Cを使ったMOSFETの結線図の例を示します。
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TO-247N、TO-247-4L、TO-263-7Lパッケージの、ROHM製ドライバIC:BM61S40RFV-Cでの駆動回路パターンレイアウト例

TO-247Nの場合、MOSFETの駆動信号OUTとリターン信号GND2はGate端子およびSource端子と同じ並びになっているので、同一面に並行して配線を引くことができます。

これに対してTO-247-4Lは、Gate端子とDriver Source端子がドライバICのピンの並びと逆となっており、図が示すように必ず配線が交差し、同一面にレイアウトすることはできません。そのため、図が示すようにOUT信号とGND2信号で形成されるループが2つできてしまい、ループ面積(1)と(2)の面積比には注意が必要です。

一般的にTO-247-4LパッケージのMOSFETはdID/dtが大きい環境で利用されます。その電流変化による磁束の変化(dΦ/dt)がこのループ面積に直交すると、駆動回路のループ面積に比例した起電が発生します。そして、MOSFETのゲート‐ソース間にこのループ面積の比率次第で、正サージや負サージなどの誤動作を引き起こしかねない電圧になる場合があります。そのためOUT信号とGND2信号で形成されるループ面積を極力小さくして、ループ(1)とループ(2)の面積を等しくする必要があります。

なお、TO-263-7Lパッケージは、端子の並びがTO-247Nと同じなので、TO-247-4Lのようにループが2つできません。したがって、従来と同じアプローチで配線が可能です。ただ、ローム製ドライバICは駆動信号であるOUT端子の両側(1ピンと5ピン)にGND2端子を備えているため、TO-247-4Lにおいても従来と同じアプローチで配線が可能となっています。

また、以前のいくつかの記事の中でVGSサージ抑制回路を付加することを推奨しましたが、それでもVDSターンオフ時のリンギングでVGSサージがVGS定格を超えてしまうことがあります。その場合は、HVdcからの配線インピーダンスを低減させるか、各々のMOSFETにスナバ回路等のサージ対策を実施することで、VGSサージを定格内に抑えることが可能です。スナバ回路の設計方法については、アプリケーションノート「スナバ回路の設計方法」を参照して下さい。

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