SiCパワーデバイス｜応用編
非放電型RCDスナバ回路の設計
2022.09.13
この記事のポイント
・非放電型RCDスナバ回路は、RSNBで消費する電力はサージ分のみなので、RSNBの許容損失が比較的小さくて済む。
・そのため、CSNBの静電容量を大きくすることが可能で、クランプ効果を高めることができるほか、スイッチング周波数fSWを上げることが可能。
・一般的に非放電型RCDスナバ回路を追加した回路では、低負荷時の効率は低下し、高負荷時の効率は向上する。これは高負荷時においては、スナバ回路によるサージ抑制効果により、結果としてスイッチング損失が低減されるため。
4つのスナバ回路の最後となる、「非放電型RCDスナバ回路の設計」について説明します。
- ドレイン-ソース間に発生するサージ
- スナバ回路の種類と選定
- Ｃスナバ回路の設計
- RCスナバ回路の設計
- 放電型RCDスナバ回路の設計
- 非放電型RCDスナバ回路の設計
- パッケージによるサージ発生の違い
SiC MOSFET：非放電型RCDスナバ回路の設計
非放電型RCDスナバ回路は、放電型RCDスナバ回路と違い、RSNBで消費する電力はサージ分のみのエネルギーであることから、RSNBの許容損失が比較的小さくなります。そのためRSNBの選択肢が広がり、CSNBの静電容量を大きくすることが可能になるためクランプ効果を高めることができます。
CSNBは「Ｃスナバ回路の設計」で示した式（2）で決定し、RSNBは「RCスナバ回路の設計」で示した式（3）で決定します。ただし、RSNBの消費電力は次に示す式（6）で決定されます。「RCスナバ回路の設計」で示した式（4）のCSNBおよびfSW含む第二項がないことから、基本的にCSNBあるいはfSWによる消費電力の増加がありません。したがって、CSNBの静電容量を大きく設定することができ、クランプ効果の高いスナバ回路を実現できます。また、fSWの高周波化にも対応可能です。
図8に、非放電型RCDスナバ回路の動作後の放電経路を示します。上アームのサージはPGNDへ、下アームはHVdcへと放電電流がRSNBを経由して流れるため、それほど配線インダクタンスの影響を受けません。一方、MOSFETのドレイン-ソース間に接続する配線インダクタンスLSNBは、電流変化が大きいため極力小さくする必要があります。
図9にSiC MOSFET SCT3080KRを用いた非放電型RCDスナバ回路の効果を、評価基板P02SCT3040KR-EVK-001を使い検証した波形を示します。（a）は測定回路、（b）はスナバ回路の有無による測定波形です。RG_EXT＝3.3Ω、HVdc＝800V、ドレイン電流IDは約70A時のターンオフ波形となっています。
スナバ回路を接続しない場合、ターンオフ時には1210Vのサージが発生していますが、スナバ回路を付加するとサージは1069Vで、約12%減少しています。また、サージと一緒に発生している電圧リンギングも、スナバ回路によって取り除かれており、大幅なEMIの低減も可能です。
また、図10にBuck Converter（降圧コンバータ）での変換効率を比較したグラフを示します。入力電圧＝400V、出力電圧＝200V、RG_EXT＝6.8Ωに設定し、スイッチング周波数fSW＝100kHz時の効率を示しています。
負荷電力を1kW～4.8kWまで変化させた時、約4kW以下ではスナバ回路がない場合の効率が最大で0.4%良い結果となった一方で、4kW以上ではスナバ回路を有する場合の効率が0.15%良くなりました。これは、負荷電力が大きくなるとサージによる電力損失（共振電流によるコンデンサなどの等価直列抵抗による損失など）が大きくなり、スナバ回路によるサージ抑制によりスイッチング損失が結果として低減されたためです。
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SiCパワーデバイス
基礎編
応用編
- SiC MOSFET : ブリッジ構成におけるゲート－ソース間電圧の挙動
- SiC MOSFET：スイッチング波形から損失を求める方法
- SiC MOSFET：スナバ回路の設計方法 ーはじめにー
- SiC MOSFET：ゲート－ソース電圧のサージ抑制方法
- ドライバーソース端子によるスイッチング損失の改善
- SiC MOSFETゲート－ソース間電圧測定時の注意点：一般的な測定方法
- 最新世代SiC MOSFETを使った損失低減の実証
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