SiCパワーデバイス｜応用編

負電圧サージ対策

2021.06.15

この記事のポイント

・ゲート－ソース間電圧の負電圧サージ対策によって、LSオン時のHS誤オンを防止する。

・方法は各回路に示した対策回路の付加による。

・ミラークランプによる抑制はゲート駆動ICにその制御機能がない場合は困難。

・ミラークランプの代替策として、正サージとの兼ね合いでクランプ用ショットキーバリアダイオードと誤オン抑制コンデンサの併用で最適化を図る。

前回の「正電圧サージ対策」に続いて、今回は負電圧サージの対策とその効果の例を示します。

なお、ゲート－ソース間電圧に発生するサージについては、先に掲載したTech Web基礎知識 SiCパワーデバイス 応用編の「SiC MOSFET：ブリッジ構成におけるゲート－ソース間電圧の挙動」で詳しく解説していますので参照してください。

負電圧サージ対策

右図は、以前にも示した同期方式Boost回路におけるLSターンオフ時のゲート－ソース電圧の挙動です。HS（非スイッチング側）のVGSの負サージである事象(IV)を抑制するためには、以前の、「サージ抑制回路」で表にまとめたように、サージ抑制回路のミラークランプ用MOSFET Q2、もしくはクランプ用SBD（ショットキーバリアダイオード）D3が効果的です（以降の検証回路参照）。

同期方式Boost回路におけるローサイドスイッチターンオフ時のゲート－ソース間電圧挙動。

以下の回路は、前回の正サージ対策の検証のための抑制回路と同じ回路です。（a）抑制回路なし、（b）ミラークランプ用MOSFET（Q2）のみ、（c）クランプ用ショットキーバリアダイオードのみ、（d）誤オン抑制コンデンサC1のみの4種類で、これらを使用してダブルパルス試験にてVGSのサージ電圧を確認しました。

SiC-MOSFETサージ抑制対策の検証用回路。

以下はダブルパルス試験におけるターンオフ時の波形で、上からスイッチング側ゲート－ソース電圧（VGS_HS）、非スイッチング側ゲート－ソース電圧（VGS_LS）、ドレイン－ソース電圧（VDS）、ドレイン電流（ID）です。上記の抑制回路(a)、(b)、(c)、そして、(b)と(c)のすべての抑制回路を備えた回路(e)の、4つの波形を重ねて表示しています。

SiC-MOSFETサージ抑制検証回路のダブルパルス試験での波形。ターンオフ時、負サージ。/全対策を施した回路。

この波形図から、対策回路がない(a)を除いては、いずれの抑制回路でも負サージを除去できていることがわかります。

次に、誤オン抑制コンデンサC1のみを接続した検証回路(d)の、ダブルパルス試験におけるターンオフ波形を以下に示します。回路図は前出のものと同じです。波形(a)は比較用でC1なし、波形(b)、(c)、(d)はC1を2.2nF、3.3nF、4.7nFとした場合の波形です。C1のない(a)に比べ、C1を追加した(b)、(c)、(d)の波形ではVGS_LSの負サージは若干減少してはいますが、その効果は不十分です。したがって、対策としては抑制回路(b)か(c)の選択になりますが、(c)は正サージを抑え込むことができないので、(b)が選択肢となります。もし、ミラークランプ制御が困難で抑制回路(b)を選択できない場合は、(c)と(d)の併用によりシステム全体の効率を検討して最適化する必要があります。

SiC-MOSFETサージ抑制検証回路のダブルパルス試験での波形。誤オン抑制コンデンサC1のみを接続した検証回路のターンオフ時。/誤オン抑制コンデンサC1のみを接続した検証回路。

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