SiCパワーデバイス｜応用編

ドレイン-ソース間に発生するサージ

2022.07.12

この記事のポイント

・ドレイン-ソース間に発生するサージは、各インダクタンス成分とMOSFET寄生容量の共振によって発生する。

・配線インダクタンスを最小化するレイアウトは現実的にできない場合が多いので、スナバ回路はできるだけスイッチングデバイスの近傍に配置して配線インダクタンスを下げることが重要。

最初の項目として、SiC MOSFETの電力変換回路で発生するドレイン-ソース間のサージについて説明します。

SiC MOSFETのドレイン-ソース間に発生するサージ

ドレイン-ソース間に発生するサージは、ターンオン時に流れた電流のエネルギーが、配線や基板パターンのインダクタンスに蓄積されたままになっており、そのエネルギーがスイッチングデバイスの寄生容量と共振することにより発生します。図1にサージ発生時のリンギング電流の経路について説明します。図1は、High Side（以下HS）とLow Side（以下LS）にスイッチングデバイスが接続されるブリッジ構成で、LSがターンオンし、スイッチング電流I_MAINが流れた場合を示しています。このI_MAINは通常V_SWから流入し、配線インダクタンスL_MAINを通じて流れています。

次にLSがターンオフした時、L_MAINに流れていたI_MAINが、通常、入力電源HVdc-PGND間に接続されているバルクコンデンサC_DCLINKを通じてHSとLSの寄生容量を経由し点線のように流れます。この時、LSのドレイン-ソース間にL_MAINとSiC MOSFETの寄生容量C_OSS（C_DS+C_DG）による共振現象が起き、ドレイン-ソース間にサージが発生します。そのサージの最大値V_{DS_SURGE}は、HVdc端子に印加される電圧をV_HVDC、MOSFETがターンオフする時の抵抗をR_OFFとすると、以下の式で表されます（*1）。

SiC MOSFETのドレイン-ソース間に発生するサージ。ターンオフサージ発生時のリンギング電流経路

V_(DS_SURGE)=(V_A∙e^(-(a/ω)[tan^(-1)⁡〖(a/ω)+ϕ〗 ] ))/(1+(a/ω)^2 )+V_HVDC

ただし、

V_A=√(〖V_HVDC〗^2+(a/ω)^2∙(2∙R_OFF∙I_MAIN-V_HVDC )^2 )ϕ=tan^(-1)⁡〖V_HVDC/((a/ω)∙(2∙R_OFF∙I_MAIN-V_HVDC ) )〗a=1/(2∙R_OFF∙C_OSS )ω_SURGE=1/√(L_MAIN∙C_OSS )∙√(1-(√(L_MAIN/C_OSS )/〖2R〗_OFF )^2 )

図2にSiC MOSFET SCT2080KEを使ったターンオフ時のサージ波形を示します。HVdcに800Vを印加した時、V_{DS_SURGE}は961V、リンギング周波数は約33MHzになることが分かります。式（1）を用いて、この波形からL_MAINを算出すると、約110nHになります。

SiC MOSFETのドレイン-ソース間に発生するサージ。ターンオフサージ波形

次に、図3に示すスナバ回路C_SNBを付加し、実質的にL_MAINが取り除かれた時のターンオフサージ波形を図4に示します。

SiC MOSFETのドレイン-ソース間に発生するサージ。Cスナバ回路/SiC MOSFETのドレイン-ソース間に発生するサージ。Cスナバ回路によるターンオフサージの低減

このC_SNBの付加によりサージが50V以上低減され（約901V）、リンギング周波数も44.6MHzと高くなり、C_SNBを含む回路網でのL_MAINが小さくなっていることが分かります。

同様に式（１）を用いてL_MAINを算出すると、約110nHから約71nHに小さくなっています。本来なら、この配線インダクタンスを最小化するパターン設計が望ましいのですが、通常はデバイスの放熱設計を優先するため、必ずしも理想的な配線設計にはなりません。

この対策の一つとして、スナバ回路をできるだけスイッチングデバイスの近くに配置しバイパス回路を形成することにより、サージ発生の元となっている配線インダクタンスの最小化、ならびにその最小化された配線インダクタンスに蓄積されたエネルギーの吸収ができるようになります。そして、スイッチングデバイスの電圧をクランプし、ターンオフサージを低減することが可能になります。

*1：「スイッチングコンバータの基礎」 P95～P107 原田耕介、二宮保、顧文建著, コロナ社, 1992年2月

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