電源設計の技術情報サイト

技術資料ダウンロード

2021.02.22 SiCパワーデバイス

サージ抑制回路

SiC MOSFET:ゲート-ソース電圧のサージ抑制方法

  • Facebookでシェア
  • Twitterでシェア

前回は、ゲートーソース電圧に発生するサージの概略を説明しました。ここからは、発生するサージに対する対策を説明して行きます。今回はまず、サージ抑制回路を示します。

なお、ゲート-ソース間電圧に発生するサージについては、先に掲載したTech Web基礎知識 SiCパワーデバイス 応用編の「SiC MOSFET:ブリッジ構成におけるゲート-ソース間電圧の挙動」で詳しく解説していますので参照してください。

サージ抑制回路

前回説明したように、ゲート-ソース電圧(VGS)の正サージはスイッチング側および非スイッチング側の両方に発生しますが、特に問題となるのはLS(ローサイド)ターンオン時の非スイッチング側(HS:ハイサイド)の事象(II)です。右の波形図は前回示したものと同じものです。

その理由は、スイッチング側がすでにターンオン状態にあるため、非スイッチング側の正サージ電圧がSiC MOSFETのゲートしきい値電圧(VGS(th))を超えた場合、HSとLSの同時オンが発生し貫通電流が流れてしまうからです。

ただ、SiC MOSFETのトランスコンダクタンスはSi系MOSFETに比べ一桁以上小さいために、直ちに過大な貫通電流は流れません。そのため、貫通電流が流れていたとしても冷却能力が十分にあり、MOSFETのTj(max)を超えなければ基本的に問題ありません。しかしながら、貫通電流はシステム全体の効率を低下させる直接要因であり、決して好ましい状態ではないため、サージ電圧が極力SiC MOSFETのVGS(th)を超えないように抑制するための回路を付加することが求められます。

同期方式Boost回路におけるLow sideスイッチがターンオン時のゲート-ソース間電圧挙動。

以下に、その抑制回路例を示します。これらの回路図はSiC MOSFETの一般的な駆動回路に、サージ抑制用回路を付加したものです。抑制回路(a)はオフ用駆動電源VEE2を使用する場合の回路で、抑制回路(b)はVEE2を使用しない例です。両回路ともにVCC2はオン用駆動電源、OUT1はSiC MOSFETのオン・オフ信号、OUT2はミラークランプ用制御信号、GND2は駆動回路のGNDです。

左:SiC MOSFETサージサージ抑制回路例。オフ用にVEE(負電源)を使う例/右:SiC MOSFETサージサージ抑制回路例。オフ用にVEE(負電源)を使わない例

また、以下の表に付加された抑制回路の機能を示します。上記回路図の赤色で示した部品が付加したものになります。

効用 記号 詳細
正サージ抑制 D2 (C2) スイッチング側ターンオン時の正サージ電圧を抑制(C2はバイパスコンデンサ)
負サージ抑制 D3 (C3) スイッチング側および非スイッチング側の負サージを抑制(C3はバイパスコンデンサ)
正負サージ抑制 Q2 非スイッチング側の正負サージを抑制
誤オン抑制 C1 非スイッチング側の正サージを抑制

通常D2とD3は数十nsのパルスを吸収し、できるだけ低い電圧でクランプする必要があるため、ショットキーバリアダイオード(SBD)を使用します。また、SOD-323FL等の下面電極タイプの低インピーダンスパッケージ品を選定するとさらに効果的です。

次回から各詳細を説明して行きます。

キーポイント:

・ゲート-ソース電圧(VGS)の正サージはスイッチング側および非スイッチング側の両方に発生するが、特に問題となるのはLSターンオン時の非スイッチング側(HS)の正サージ。

・他のサージも含めて基本的にサージ抑制対策は必要なので、サージ抑制回路を付加する必要がある。

無料ダウンロードはこちら