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2021.06.29 SiCパワーデバイス

サージ抑制回路の基板レイアウトに関する
注意点

SiC MOSFET:ゲート-ソース電圧のサージ抑制方法

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この記事のキーポイント

・サージ抑制回路の基板レイアウトは、大電流が高速でスイッチすることを配慮する。

・寄生の容量、インダクタンス、抵抗を最小限にする。

・リターン線のループは最小限にしてEMIに対処する。

ここまで、正電圧サージ対策負電圧サージ対策について説明してきました。今回は、対策としての抑制回路の実装に関して、基板上でのレイアウトに関する注意点について説明します。

なお、ゲート-ソース間電圧に発生するサージについては、先に掲載したTech Web基礎知識 SiCパワーデバイス 応用編の「SiC MOSFET:ブリッジ構成におけるゲート-ソース間電圧の挙動」で詳しく解説していますので参照してください。

サージ抑制回路の基板レイアウトに関する注意点

サージ抑制回路の部品配置と配線パターンレイアウトは抑制効果に影響を与えるため、適正な効果を得るための注意点を示します。最初に、サージ抑制回路と基板レイアウトの例を示します。回路図は以前から示しているもので、片側分です。したがって、基板にはHSとLSの2回路が配置されています。

SiC MOSFETサージ抑制回路の基板レイアウト例

サージ抑制回路と基板レイアウトの例

この基板では、ブリッジ構成のHS MOSFETが上、LS MOSFETが下に配置されており、ゲート端子とドライバーソース端子が各MOSFETの下方にアサインされています。VGSサージ電圧の抑制回路は、各ゲート端子の直近に配置されており、最短距離で接続されています。これらの配置は、寄生の容量、インダクタンス、抵抗を最低限にする意図をもっています。

続いて、サージ抑制回路のパターンレイアウトを示します。

SiC MOSFETサージ抑制回路のパターンレイアウト例

複数のサージ抑制回路を備える場合は、最初にミラークランプ用MOSFET(Q2)を最も優先して実装位置を決める必要があります。次に負サージ用クランプSBD(D2)とそのバイパスコンデンサ(C2)を配置し、正サージ用クランプ用SBD(D3)とバイパスコンデンサ(C3)、誤オン抑制コンデンサ(C1)の順番で配置を決定していきます。この理由は、特にミラークランプ用MOSFETは数cm離れただけで、その配線インダクタンスの影響によりサージ抑制効果が大きく低下してしまうからです。

また、サージ抑制回路のリターン線(ドライバーソース端子からの戻り線)と、サージ抑制回路の配線によるループを最小限にすることも非常に重要です。SiC MOSFETの高速スイッチングによりIDで発生するdi/dtによるEMIが大きいため、その配線ループがIDによるEMIをなるべく受けないようにするためです。今回評価した基板は4層構造となっており、Layer 2は全面リターン線になっています。そのため、サージ抑制回路の直下にリターン線を配置でき、ループ面積を最小限にできます。

なお、クランプ用SBDに併設されているバイパスコンデンサは、駆動電源からのインピーダンスが十分に小さければ不要ですが、一般的に供給源は離れていることが多いため、SBDの近くにバイパスコンデンサを設置しSBDが低インピーダンスで動作できるようにすることが必要です。また、コンデンサの選定においてはインピーダンス特性を十分に考慮し、数十MHz帯に共振点を持つコンデンサ(0.1µF、1.0×0.5mmサイズ)を選定します。

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