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4端子パッケージを採用したSiC MOSFET : SCT3xxx xRシリーズ

ドライバソース端子により
スイッチング損失を約35%削減

-その2-

注目ワード
  • ドライバソース端子付きMOSFET駆動回路
  • 駆動回路のリターン線
  • ダブルパルス試験
  • スイッチング損失の比較
  • 損失約38%減少
  • 回路の小型化
  • 同サイズでの高電力化
  • 損失低減による高効率化や発熱の低減
  • 4端子パッケージ品検討事項

-ここからは、ドライバソース端子によって何がどうなってスイッチング損失を減らすことができるかを教えてください。まず、ドライバソース端子を利用した回路と動作から説明いただけますか?

Figure 4は、ドライバソース端子を持つMOSFETの駆動回路例です。従来の駆動回路であるFigure 2との違いは、駆動回路のリターン線がドライバソース端子に接続されている点のみです。先にご覧いただいたFigure 2と比べてみてください。

ドライバソース端子を有するMOSFETの駆動回路例。

回路図からも明らかなように、VGを含む駆動回路の系にLSOURCEが含まれていないため、スイッチング動作時のIDの変化によるVLSOURCEの影響を全く受けないことが分かります。

内部チップに印加される電圧VGS_INTをこちらも式で表すと、式(2)になります。当然ながら算出式には3端子パッケージの式(1)に存在したLSOURCEに関わる項がありません。したがって、4端子パッケージMOSFETのVGS_INTは、RG_EXTとIGによる電圧降下VRG_EXTだけの影響を受け、RG_EXTは外付け抵抗なので調整も可能です。比較のために式(1)も下に並べます。

一般的なMOSFETのゲート駆動におけるスイッチング動作中の電圧

-比較データなどを見せていただくことはできますか?

ダブルパルス試験における比較データがあります。従来品とドライバソース端子を持つSiC MOSFETのスイッチング動作を比較するために、Figure 5に示した回路でLow Side(LS)のMOSFETをスイッチングさせるダブルパルス試験を実施した結果です。High Side(HS)はRG_EXTをソース端子またはドライバソース端子に接続し、ボディダイオードによる転流動作のみで使用している回路です。

4端子パッケージMOSFETのダブルパルス試験回路。

Figure 6は、ターンオン時のドレイン-ソース間電圧VDSとドレイン電流IDの波形です。駆動条件はRG_EXT=10Ω、VDS=800Vで、IDが約50A時の波形になります。

赤色トレースのTO-247-4Lが4端子パッケージ、青色のTO-247Nが従来の3端子パッケージで、中のSiC MOSFETのチップは同じものです。

最初に破線のIDの波形を比べてみてください。青色の3端子パッケージ品の波形に対して赤色の4端子パッケージの方のIDは立ち上がりが鋭く、50Aに到達するまでの時間も当然ながら短くなっています。

ダブルパルス試験における4端子パッケージと3端子パッケージのSiC MOSFETターンオンスイッチング波形の比較。

VDSは立ち下がり時間そのものには大きな違いは見られませんが、ゲート信号が入力されてからのスイッチングは明らかに速くなっています。

-先ほど説明いただいたように違いは、4端子パッケージはドライバソース端子を設けたことでLSOURCEの影響が排除されていることだけなので、このスイッチング特性の違いはLSOURCEの有無だけによるものと考えていいですか?

基本的にはそうなります。もちろん、細かい考察すべき点はあるのですが、ゲート駆動回路の系からLSOURCEの影響を排除すると、Figure 4で説明した理屈によりスイッチングが速くなります。ターンオフに関してはターンオンより顕著ではありませんが、同様に速くなります。

-これによって、スイッチング損失が大幅に改善されるということですね。

こちらに、ターンオン、ターンオフの両方に関するスイッチング損失の比較データがあります。

ダブルパルス試験における4端子パッケージと3端子パッケージのSiC MOSFETターンオン/ターンオフのスイッチング損失の比較。

ターンオンでは、2,742µJだったスイッチング損失が1,690µJになり、損失は約38%減少しています。ターンオフでも2,039µJから1,462µJに減り、損失は約30%低減しています。

-わかりました。それではまとめをお願いします。

SiC MOSFETは超低オン抵抗と高速スイッチングという特長を備えており、回路規模の小型化、同サイズでの高電力化、そして、損失低減による高効率化や発熱の低減が可能だというメリットを持っています。

一方、大電力のスイッチング回路におけるパワーデバイスの実装に関して、寄生インダクタンスなどの寄生成分の影響を考慮するのは必須で、スイッチする電流が大きく高速になると、その影響はさらに大きくなります。これは、実装基板レベルだけの話ではなく、デバイスのパッケージレベルでも同様に課題になっています。

今回、最新世代のSiC MOSFETに4端子パッケージを採用したのにはこのような背景があり、SiCパワーデバイスを使ったアプリケーションにおいて、さらなる低損失を図ることを目的としました。

ここで1つ注意点というか、4端子パッケージ品を効果的に使うための検討事項があります。ここではパッケージインダクタンスであるLSOURCEの影響を排除することでスイッチング速度が向上し、スイッチング損失を大幅に改善できるという趣旨の話をしました。これは事実でありますが、安定性や回路動作全体を考えた場合、スイッチングの高速化にともなって生じる検討事項がいくつか出てきます。トレードオフという言葉がある通り、回路の優先事項を、最大公約数をもって実現する最適化が必ず必要になります。

これについては、このTech Webの基礎知識「SiCパワーデバイス」のコーナーでの解説を予定しています。また、今回の話のもとになっているApplication Note、「ドライバソース端子によるスイッチング損失の改善(PDF)」もウェブサイトからダウンロードできますのでご利用ください。

-どうもありがとうございました。

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