4端子パッケージを採用したSiC MOSFET : SCT3xxx xRシリーズ：4端子パッケージを採用した理由

ロームは先ごろ、SiC MOSFETの新シリーズ、SCT3xxx xRシリーズをリリースした。SCT3xxx xRシリーズは、最新のトレンチゲート構造の採用によりさらなるオン抵抗の低減を実現し、同時にゲートドライバー用のソース端子を別途持たせた4端子パッケージを採用したことでスイッチング特性を改善し、スイッチング損失を約35%削減可能にした。今回、SiC MOSFETに4端子パッケージを採用した理由と効果などを、ローム株式会社のアプリケーションエンジニアに聞いた。

－SiC MOSFETのSCT3xxx xRシリーズですが、低オン抵抗に加えて、4端子パッケージを採用してスイッチング損失を35%削減可能という点に非常に興味を持ちました。今回はこの4端子パッケージに焦点を当てて、お話を伺いたいと思います。

－最初に、4端子パッケージとは如何なるもので、採用の背景や目的などの概略を教えて下さい。

まず、4端子パッケージを採用したのは、SiC MOSFETのスイッチング損失の改善が目的です。SiC MOSFETに限らず、パワースイッチング用のMOSFETやIGBTは、様々な電源アプリケーションや電力ラインのスイッチング素子として使用されています。そのスイッチング素子で発生するスイッチング損失や導通損失は可能な限り小さくする必要がありますが、アプリケーションによって損失低減のアプローチは様々です。その1つ手法として、MOSFETのソース、ドレイン、ゲートの3端子加えてドライバーソース端子を別途設けた4端子の新しいパッケージが近年発表されています。今回、最新のトレンチゲート構造の採用によりさらなる低オン抵抗を実現し導通損失の低減を図ったSCT3xxx xRシリーズに4端子パッケージを採用することで、SiCが持っている本来の高速スイッチング性能を発揮させ、スイッチング損失についても削減を図りました。

－それでは、今の概略のなかででてきたポイントの詳細をお聞きして行きます。まず、ドライバーソース端子というのは、どういうものですか？

ドライバーソース端子は、ケルビン接続の原理を用いたソース端子です。ケルビン接続は抵抗測定における4端子、または4線式の測定方式で、電流経路に加えて電圧測定の2つの線を持たせることで、微小抵抗測定もしくは大電流での測定の場合に無視できなくなるケーブルの抵抗や接触抵抗の影響を極力排除する方法で、よく知られた手法です。この4端子パッケージはソースだけになりますが、ゲート駆動回路のリターンに接続するためのソース電圧端子を、大電流を流すパワーソース端子とは別にすることで、ゲート駆動回路へのI_Dによる影響を排除しています。

－基本的な考え方はケルビン接続ということなんですね。

そうですね。実際のパッケージについては後ほど見ていただきますので、まずは、なぜドライバーソース端子がスイッチング損失削減に寄与するのかを説明させてください。

MOSFETは一般的に電圧駆動であり、ゲート端子の電圧を制御することでMOSFETをオン・オフします。Figure 1に従来の3端子パッケージ（TO-247N）MOSFETの一般的なゲート駆動回路例を示します。赤い破線はMOSFETのパッケージ内外の境界を意味しています。

通常、駆動電源V_GとMOSFETのゲート端子の間には、スイッチング速度を制御するための外付けゲート抵抗R_{G_EXT}が挿入されており、プリント基板の配線インダクタンスL_TRACEも含まれています。また、ソース端子と中のMOSFETチップの間には、パッケージインダクタンスL_SOURCEが含まれています。

寄生成分のうち、ゲート端子のパッケージインダクタンスはL_TRACEに包含されており、ドレイン端子のパッケージインダクタンスL_DRAINはゲート駆動回路の系には含まれないため、ここでは省略しています。

－MOSFET駆動における基本的なゲート抵抗や寄生成分の話ですね。

そうです。ただ、これが一般的なIGBTのスイッチング速度なら大きな影響をもたらさないかも知れませんが、SiC MOSFETの特長の1つである高速スイッチングという条件においては、スイッチングによるドレイン-ソース間電流I_Dの遷移とL_SOURCEによる起電V_LSOURCEが問題になります。

Figure 2を使って、もう少し具体的に説明します。Figure 2は、スイッチング動作において回路内の電圧がどのようになるかを示しています。

V_Gが印加されMOSFETがターンオンするとI_Dは急激に増加し、L_SOURCEに図中の起電圧V_LSOURCE(?)が発生します。

ゲート端子には電流I_Gが流入するため、R_{G_EXT}で電圧降下V_{RG_EXT} (?)が発生します。

ゲートラインのL_TRACEにも同じメカニズムで起電が発生しますが、ごく小さく影響が少ないのでここでは省略します。

これらの電圧はターンオン時の駆動回路網に含まれているので、実際に内部のチップに印加されMOSFETのターンオンさせるための電圧V_{GS_INT}が減少してしまいます。V_{GS_INT}の減少は式（1）で表すことができます。

－つまり、実際に内部のチップに印加されるV_{GS_INT}は、ゲート印加電圧V_Gから外付けゲート抵抗による電圧降下と、ソース端子の寄生インダクタンスによる起電圧を差し引いた電圧になるということですね。

その通りです。このようにV_{GS_INT}が減少すると、MOSFETがターンオンする速度、つまりスイッチングが遅くなります。

ターンオフ時も同様で、式（1）が適用できます。ただし、I_GとdI_D/dtが負となることからR_{G_EXT}とL_SOURCEには(?)と示した電圧上昇が発生し、逆にV_{GS_INT}は増加します。増加すると今度はターンオフする速度が低下してしまいます。

－R_{G_EXT}とL_SOURCEによってスイッチング速度が低下してしまうということですが、R_{G_EXT}は外付けのゲート抵抗なので抵抗値を小さくすれば影響を減らせるのでは？

おっしゃる通り、R_{G_EXT}を小さくすることでスイッチング速度は速くなります。R_{G_EXT}は元々スイッチング速度調整用なので、ここではR_{G_EXT}が必要以上に大きいと不要にスイッチング速度が低下しスイッチング損失が増加する、と捉えてください。

これに対してL_SOURCEはパッケージ内部の寄生成分なので外部からの調整は不可能です。この点が非常に重要なポイントになります。一般的にパワースイッチングデバイスのL_SOURCEは数nHから十数nHあり、dI_D/dtが数A/nsに達すると10V以上の起電圧V_LSOURCEが発生することもあり、スイッチング動作に大きな影響を及ぼすことになります。

－数式が出てきてどうなるかと思いましたが、頭の中で話がつながってきました。

お察しの通りで、このV_LSOURCEの影響を排除するためには、パッケージの構造を変更して対処する必要があります。したがって、パワーソースとドライバー用ソースを分離した4端子パッケージを採用したわけです。

前置きが長くなってしまいましたが、4端子パッケージの例をご覧ください。現在、ROHMで製品化しているのは、（a）のTO-247-4Lと（b）のTO-263-7Lになります。

（続く）