この記事のキーポイント
・電源シーケンス②を実現する回路は、DCDC×3、Power Goodブロック×2、ディスチャージ回路×3で構成される。
電源シーケンス仕様②に関して、前々回と前回で、電源投入時と遮断時のシーケンス動作の説明をしました。今回は、仕様②を実現する実際の回路例と各設定のための定数計算について説明します。
電源シーケンス仕様②：実際の回路と定数計算の例
以下に電源シーケンス②を実現する回路例を示します。3系統のDCDC 1～3は、スイッチングレギュレータまたはリニアレギュレータ（LDO）を想定しています。各DCDCは、出力をオンオフ制御できるイネーブル（EN）ピンを備えているタイプです。
●Power Goodブロック
Power Goodブロックは2つあります。仕様①では電圧監視用ICであるBD4142HFVを使ってPower Good機能を実現しましたが、この仕様②では下図に示す非反転ヒステリシスコンパレータで構成します。デバイスはコンパレータICのBA8391Gを使用します。
起動時の検出電圧VHと遮断時の検出電圧VL間に大きなヒステリシス電圧を設けています。これによって、1つのデバイスで起動時と遮断時の両方の電圧を検出して制御信号を出すことが可能になります。
先に示した回路例のVOUT1を例に各定数を計算します。VOUT1は1.2Vで、IC1のPGOODは出力電圧の90%に到達した時点でフラグを出す設定にしています。起動時の検出電圧VHは、1.2V×0.9で1.08Vです。遮断時の検出電圧VLは、0.5Vに設定しています。これは各電源間に逆電圧が印加されたとしても寄生素子が概ねオンしない電圧です。
コンパレータのスレッシュホールド電圧VTHは、以下の示すようにVHとVLの中点に設定します。値は式2-1で求めることができます。
また、VTHは式2-2で表すこともでき、R2を求めるために式2-2を変形すると式2-3になります。
R1を47kΩとして、VCCはVINから供給されるので5Vにて、R2は次式より8.8kΩになります。E24シリーズより、公称抵抗値9.1kΩを選択します。
R3は入力バイアス電流をキャンセルするために、反転入力端子（－IN）のインピーダンスと同じになるように選択します。値は式2-4より7.6kΩとなり、E24シリーズより公称抵抗値7.5kΩを選択します。
非反転ヒステリシスコンパレータのVH、VLを求める一般的な計算式は、式2-5、式2-6になります。これらをR4およびRPULLUPを求めるための式に変換すると、式2-7、式2-8になります。
先に求めた定数を式2-7、式2-8に代入して残りの値を求めます。
VOUT2のPower Goodブロックに関しても同様の手順で求めます。最初に示した全体回路例を参照してください。
●ディスチャージ回路
ディスクリートで構成されたディスチャージ回路が各DCDCに接続されています。下図が示すように、NPNトランジスタと抵抗で構成されています。1段目のトランジスタは単純なインバータ回路、2段目はオープンコレクタのスイッチです。2段目がオンすることで、DCDC遮断時に主に出力コンデンサの残存電荷を放電し、速やかにVOUTを降下させます。2段目トランジスタのコレクタに直列に接続されている抵抗（下図ではR4）の値によって、出力電圧の降下時間を調整します。これは、仕様①と同じです。
